A digital system is provided with a several processors, a private level one
(L1) cache associated with each processor, a shared level two (L2) cache
having several segments per entry, and a level three (L3) physical memory.
The shared L2 cache architecture is embodied with 4-way associativity,
four segments per entry and four valid and dirty bits. When the L2-cache
misses, the penalty to access to data within the L3 memory is high. The
system supports miss under miss to let a second miss interrupt a segment
prefetch being done in response to a first miss. Thus, an interruptible
SDRAM to L2-cache prefetch system with miss under miss support is
provided. A shared translation look-aside buffer (TLB) is provided for L2
accesses, while a private TLB is associated with each processor. A micro
TLB (.mu.TLB) is associated with each resource that can initiate a memory
transfer. The L2 cache, along with all of the TLBs and .mu.TLBs have
resource ID fields and task ID fields associated with each entry to allow
flushing and cleaning based on resource or task. Configuration circuitry
is provided to allow the digital system to be configured on a task by task
basis in order to reduce power consumption.
Un sistema digital se proporciona varios procesadores, un escondrijo privado del nivel uno (L1) asociado a cada procesador, un escondrijo compartido del nivel dos (L2) que tiene varios segmentos por entrada, y una memoria física del nivel tres (L3). La arquitectura compartida del escondrijo L2 se incorpora con el associativity 4-way, cuatro segmentos por entrada y cuatro válidos y los pedacitos sucios. Cuando el L2-cache falta, la pena a tener acceso a los datos dentro de la memoria L3 es alta. Las ayudas del sistema faltan bajo falta dejaron una segunda interrupción de la falta un prefetch del segmento que es hecho en respuesta a una primera falta. Así, un SDRAM interrumpible al sistema del prefetch de L2-cache con falta bajo ayuda de la falta se proporciona. Un almacenador intermediario look-aside de traducción compartido (TLB) se proporciona para los accesos L2, mientras que un TLB privado se asocia a cada procesador. Un TLB micro (mu.TLB) se asocia a cada recurso que pueda iniciar una transferencia de la memoria. El escondrijo L2, junto con todo el TLBs y los mu.TLBs tienen campos de la identificación del recurso y campos de la identificación de la tarea asociados a cada entrada para permitir el limpiar con un chorro de agua y el limpiar basado en recurso o tarea. El trazado de circuito de la configuración se proporciona para permitir que el sistema digital sea configurado en una tarea por base de la tarea para reducir el consumo de energía.
