A method and mechanism for performing a timing analysis on virtual
component blocks, which is an abstraction of a circuit block is provided.
A set of modes for a circuit block are identified, where a mode is a set
of meaningful control input values. Each functionally meaningful or useful
control input combination is applied to the circuit block. For each
control input combination applied, a delay for each data input/output path
and each control input/output path not passing through a blocked circuit
node for the applied combination of control inputs is calculated. The
delay information for the data paths and control paths is stored within a
timing model. The delay information may include a maximum or minimum delay
for the circuit block. The timing of sequential circuit blocks may also
characterized using the methods and mechanisms herein.
Обеспечены метод и механизм для выполнять анализом времени на фактически компонентных блоках, который будет абстракция блока цепи. Определен комплект режимов для блока цепи, где режимом будет комплект содержательных значений входного сигнала управления. Каждый функционально содержательный или полезный комбинацияа структуры затрат управления приложен к блоку цепи. Для каждого управления комбинацияа структуры затрат применился, задерживает для каждого курса вход-выхода данных и высчитан каждый курс вход-выхода управления не пропуская через преграженный узел цепи для applied комбинации входных сигналов управления. Задерживает информацию для информационных каналов и курсы управления хранятся внутри модель времени. Задерживает информацию смогите включить максимум или минимум задерживает для блока цепи. Время блоков последовательной цепи может также после того как оно охарактеризовано использующ методы и механизмы здесь.
