A clock signal driven device has a clock pin for receiving an externally
generated clock signal during normal operation. Internal circuitry coupled
to the clock pin is responsive to the externally generated clock signal
during normal operation. The device also has a clock source, such as a
PLL, that provides an internal clock signal, and an internal clock
generator that during a test mode of operation generates from the internal
clock signal and asserts on the clock pin a test clock signal. The test
clock signal has substantially similar signal characteristics to
predefined signal characteristics of the externally generated clock
signal. The device's internal circuitry is responsive to the test clock
signal during the test mode of operation.
Un dispositif conduit par signal d'horloge a une goupille d'horloge pour recevoir un signal extérieurement produit d'horloge pendant l'opération normale. Les circuits internes couplés à la goupille d'horloge sont sensibles au signal extérieurement produit d'horloge pendant l'opération normale. Le dispositif a également une source d'horloge, telle qu'un PLL, qui fournit un signal interne d'horloge, et un générateur à horloge interne qui pendant un mode de fonctionnement d'essai se produit du signal interne d'horloge et affirme sur la goupille d'horloge un signal d'horloge d'essai. Le signal d'horloge d'essai a les caractéristiques essentiellement semblables de signal aux caractéristiques prédéfinies de signal du signal extérieurement produit d'horloge. Les circuits internes du dispositif sont sensibles au signal d'horloge d'essai pendant le mode de fonctionnement d'essai.
