Techniques for increasing bandwidth in port-per-module memory systems
having mismatched memory modules are disclosed. In one exemplary
embodiment, the techniques are realized through a memory controller for
controlling access to a memory module, wherein the memory module has a
memory component with a memory core for storing data therein. The memory
controller comprises a first set of interface connections for providing
access to the memory module, and a second set of interface connections for
providing access to the memory module. The memory controller also
comprises memory access circuitry for providing memory access signals to
the memory module for selecting between a first mode wherein a first
portion of the memory core is accessible through the first set of
interface connections and a second portion of the memory core is
accessible through the second set of interface connections, and a second
mode wherein both the first portion and the second portion of the memory
core are accessible through the first set of interface connections.
Le tecniche per l'aumento della larghezza di banda nei sistemi di memoria del orificio-per-modulo che mal adattano i moduli di memoria sono rilevate. In un incorporamento esemplare, le tecniche sono realizzate attraverso un regolatore di memoria per accesso di controllo ad un modulo di memoria, in cui il modulo di memoria ha un componente di memoria con un nucleo di memoria per la memorizzazione dei dati in ciò. Il regolatore di memoria contiene un primo insieme i collegamenti di interfaccia per fornire l'accesso al modulo di memoria e un secondo insieme i collegamenti di interfaccia per fornire l'accesso al modulo di memoria. Il regolatore di memoria inoltre contiene i circuiti di accesso di memoria per fornire i segnali di accesso di memoria al modulo di memoria per la selezione fra un primo modo in cui una prima parte del nucleo di memoria è accessibile attraverso il primo insieme dei collegamenti di interfaccia e una seconda parte del nucleo di memoria è accessibile attraverso il secondo insieme dei collegamenti di interfaccia e un secondo modo in cui sia la prima parte che la seconda parte del nucleo di memoria sono accessibili attraverso il primo insieme dei collegamenti di interfaccia.
