The present invention improves the drawback of requiring more clock signals
in conventional high-frequency serial-to-parallel conversions that often
use multi-phase clock circuits. The needed number of phase clocks is the
bit width of the parallel data. In addition to effectively reduce the
number of required clocks, the present invention can further solve the
setup time problem associated with the switching one of two parallel data
receivers as the parallel data output. A pre-register is employed in the
converter of the present invention. Since this pre-register does not need
switch control, it does not have the setup time problem during parallel
data switching.
Присытствыющий вымысел улучшает drawback требовать больше сигналов часов в обычных высокочастотных серийн-к-parallel6nyx преобразованиях часто используют многофазовые цепи часов. Необходимым числом часов участка будет ширина бита параллельных данных. В добавлении эффективного для уменьшения числа необходим часов, присытствыющий вымысел может более далее разрешить проблему времени установки связанную с переключением одним 2 параллельных приемников данных как параллельный выход данных. Pre-register использован в конвертере присытствыющего вымысла. В виду того что этот pre-register управление переключателя, он не имеет проблему времени установки во время параллельного переключения данных.
