An FPU pipeline is synchronized with a CPU pipeline. Synchronization is
achieved by having stalls and freezes in any one pipeline cause stalls and
freezes in the other pipeline as well. Exceptions are kept precise even
for long floating point operations. Precise exceptions are achieved by
having a first execution stage of the FPU pipeline generate a busy signal,
when a first floating point instruction enters a first execution stage of
the FPU pipeline. When a second floating point instruction is decoded by
the FPU pipeline before the first floating point instruction has finished
executing in the first stage of the FPU pipeline, then both pipelines are
stalled.
Um encanamento de FPU é sincronizado com um encanamento do processador central. A sincronização é conseguida tendo tendas e congela-se em toda a uma causa do encanamento para e congela-se no outro encanamento também. As exceções são mantidas precisas mesmo para operações longas do ponto flutuando. As exceções precisas estão conseguidas tendo um primeiro estágio da execução do encanamento de FPU geram um sinal ocupado, quando uma primeira instrução do ponto flutuando incorpora um primeiro estágio da execução do encanamento de FPU. Quando uma segunda instrução do ponto flutuando está descodificada pelo encanamento de FPU antes que a primeira instrução do ponto flutuando termine executar no primeiro estágio do encanamento de FPU, ambos os encanamentos estão parados então.
