There is disclosed a data processor having a clustered architecture that
comprises a plurality of clusters, an instruction cache and a power-down
controller. Each of the clusters comprises an instruction execution
pipeline having N processing stages. Each of the N processing stages is
capable of performing at least one of a plurality of execution steps
associated with instructions being executed by the clusters. The
power-down controller monitors the instruction cache and each instruction
execution pipeline to identify power-down conditions associated with the
same and, in response to an identified power-down condition, at least one
of: (i) bypasses performance of at least a portion of subsequent ones of
the N processing stages associated with an executing instruction, (ii)
powers down the instruction cache, and (iii) powers down the data
processor.
Wird einem Computer freigegeben, der eine gesammelte Architektur hat, die eine Mehrzahl von den Blöcken, von einem Anweisung Pufferspeicher und von einem Energie-unten Steuerpult enthält. Jeder der Blöcke enthält eine Anweisung Durchführung Rohrleitung, die N Verarbeitung Stadien hat. Jedes der N Verarbeitung Stadien ist zum Durchführen ein mindestens einer Mehrzahl der Durchführung Schritte fähig, die mit den Anweisungen verbunden sind, die durch die Blöcke durchgeführt werden. Der Energie-unten Steuerpult überwacht den Anweisung Pufferspeicher und jede Anweisung Durchführung Rohrleitung, um die Energie-unten Zustände zu kennzeichnen, die mit demselben und, in Erwiderung auf einem gekennzeichneten Energie-unten Zustand, eins mindestens von verbunden sind: (i) überbrückt Leistung mindestens eines Teils von den folgenden der N Verarbeitung Stadien, die mit einer Durchführung Anweisung, (ii) Energien hinunter den Anweisung Pufferspeicher verbunden sind, und (iii) schaltet den Computer ab.
