A distributed system structure for a large-way, symmetric multiprocessor
system using a bus-based cache-coherence protocol is provided. The
distributed system structure contains an address switch, multiple memory
subsystems, and multiple master devices, either processors, I/O agents, or
coherent memory adapters, organized into a set of nodes supported by a
node controller. Each of the processors may have multiple caches. The
address switch connects to each of the node controllers and to each of the
memory subsystems, and each of the memory subsystems connects to the
address switch and to each of the node controllers. The node controller
receives commands from a master device and queues commands received from a
master device. The buses between the master devices, the node controllers,
the address switch, and the memory subsystems are operable using a variety
of bus protocols. An default order among the commands issued by the
plurality of master devices based upon an arrival of a command broadcast
by the address switch to the plurality of node controllers and to the
plurality of memory subsystems. A snooped command within the set of
commands may be reordered or canceled and later reissued.
Une structure distribuée de système pour une grand-manière, système symétrique de multiprocesseur employant un protocole autobus-basé de cachette-concordance est fournie. La structure distribuée de système contient un commutateur d'adresse, des sous-ensembles multiples de mémoire, et des dispositifs principaux multiples, des processeurs, des agents d'I/O, ou des adapteurs logiques de mémoire, organisés en ensemble de noeuds soutenus par un contrôleur de noeud. Chacun des processeurs peut avoir les cachettes multiples. Le commutateur d'adresse se relie à chacun des contrôleurs de noeud et à chacun des sous-ensembles de mémoire, et chacun des sous-ensembles de mémoire se relie au commutateur d'adresse et à chacun des contrôleurs de noeud. Le contrôleur de noeud reçoit des commandes d'un dispositif principal et aligne des commandes reçues d'un dispositif principal. Les autobus entre les dispositifs principaux, les contrôleurs de noeud, le commutateur d'adresse, et les sous-ensembles de mémoire sont fonctionnels en utilisant une variété de protocoles d'autobus. Un ordre de défaut parmi les commandes a publié par la pluralité de dispositifs principaux basés sur une arrivée d'une émission de commande par le commutateur d'adresse à la pluralité de contrôleurs de noeud et à la pluralité de sous-ensembles de mémoire. A snooped la commande dans l'ensemble de commandes peut être commandé à nouveau ou décommandé et plus tard révisé.
