A memory controller for a high-performance memory system has a pipeline
architecture for generating control commands which satisfy logical,
timing, and physical constraints imposed on control commands by the memory
system. The pipelined memory controller includes a bank state cache lookup
for determining a memory bank state for a target memory bank to which a
control command is addressed, and a hazard detector for determining when a
memory bank does not have a proper memory bank state for receiving and
processing the control command. The hazard detector stalls the operation
of the control command until the memory bank is in a proper state for
receiving and processing the control command. The memory controller also
has a command sequencer which sequences control commands to satisfy
logical constraints imposed by the memory system, and a timing coordinator
to time the communication of the sequenced control commands to satisfy
timing requirements imposed by the memory.
Um controlador da memória para um sistema high-performance da memória tem uma arquitetura do encanamento para gerar os comandos de controle que satisfem a lógico, cronometrar, e os confinamentes físicos impostos em comandos de controle pelo sistema da memória. O controlador pipelined da memória inclui um lookup do esconderijo do estado do banco para determinar um estado do banco de memória para um banco de memória do alvo a que um comando de controle é dirigido, e um detetor do perigo para determinar quando um banco de memória não tem um estado apropriado do banco de memória para receber e processar o comando de controle. O detetor do perigo para a operação do comando de controle até que o banco de memória esteja em um estado apropriado para receber e processar o comando de controle. O controlador da memória tem também um sequencer de comando que os comandos de controle das seqüências satisfer a confinamentes lógicos imponham pelo sistema da memória, e um coordenador do sincronismo para cronometrar a comunicação dos comandos de controle arranjados em seqüência satisfer às exigências do sincronismo impostas pela memória.
