Implementation of an assertion check in ATPG models

   
   

A system and method for implementing an assertion check in an ATPG scan cell is provided. The assertion check includes an error signal generator within a scan cell that generates an error signal when there is a violation of necessary conditions for testing the integrated circuit using APTG. According to the illustrative embodiment, the scan cell comprises a set-reset flip-flop paired with a latch. The flip-flop is used as a master storage element and the latch is used as a slave storage element to form a scan path. The master flip-flop and the slave latch are connected to form a shift register for shifting test data through the circuit under test. A system clock drives the standard operational mode of the storage elements and a shift clock drives the test mode. An enable clock is used to activate the system clock and switch the scan cell between the standard operational mode and the test mode. The assertion check ensures that the enable clock and the shift clock are not both high at the same time by generating an error signal at the output of the flip-flop when both clocks are simultaneously high. The assertion check is implemented by adding a logic gate or a set of logic gates to the scan cell and connecting the output of the logic gate to the set and reset pins of the flip-flop, such that the flip-flop generates an error signal when both clocks are high.

Un sistema y un método para poner una aserción en ejecucio'n comprueban adentro una célula de la exploración de ATPG se proporciona. El cheque de la aserción incluye un generador de señal del error dentro de una célula de la exploración que genere una señal del error cuando hay una violación de las condiciones necesarias para probar el circuito integrado usando APTG. Según la encarnación ilustrativa, la célula de la exploración abarca un flip-flop del fijar-reajuste apareado con un cierre. Se utiliza el flip-flop mientras que un elemento principal del almacenaje y el cierre se utiliza mientras que un elemento auxiliar del almacenaje para formar una trayectoria de la exploración. El flip-flop principal y el cierre auxiliar están conectados para formar un registro de cambio para los datos de prueba que cambian de puesto a través del circuito bajo prueba. Un reloj del sistema conduce el modo operacional estándar de los elementos del almacenaje y un reloj de la cambio conduce el modo de la prueba. Un reloj del permitir se utiliza para activar el reloj del sistema y para cambiar la célula de la exploración entre el modo operacional estándar y el modo de la prueba. El cheque de la aserción se asegura de que el reloj del permitir y el reloj de la cambio no sean ambo colmo en el mismo tiempo generando una señal del error en la salida del flip-flop cuando ambos relojes son simultáneamente altos. El cheque de la aserción es puesto en ejecucio'n agregando una puerta de la lógica o un sistema de puertas de la lógica a la célula de la exploración y conectando la salida de la puerta de la lógica con el sistema y los pernos reajustados del flip-flop, tal que el flip-flop genera una señal del error cuando ambos relojes son altos.

 
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