Methods and apparatus are described for facilitating physical synthesis of
an integrated circuit design. A set of paths between observable nodes in a
netlist representing the circuit design is generated. Each path
corresponds to a sequence of signal transitions. Transistors represented
in the netlist are sized to attempt to meet a delay constraint for each
path. The delay constraint corresponds to a unit delay times the number of
signal transitions in the corresponding path. A plurality of individual
delays of different durations are allocated among the transitions for at
least one of the paths to meet the delay constraint. At least one of the
individual delays exceeds the unit delay.
Методы и приборы описаны для облегчать физический синтез конструкции интегрированной цепи. Произведен комплект курсов между observable узлами в netlist представляя конструкцию цепи. Каждый курс соответствует к последовательности переходов сигнала. Транзисторы представленные в netlist определены размер для того чтобы попытать встретить задерживают ограничение для каждого курса. Задерживает ограничение соответствует к блоку задерживает времена число переходов сигнала в соответствуя курсе. Множественность индивидуала задерживает по-разному продолжительности размещана среди переходов для по крайней мере одного из курсов для того чтобы встретить задерживает ограничение. По крайней мере один из индивидуала задерживает превышает блок задерживает.
