Systems and methods for transient error recovery in pipelined reduced
instruction set computer (RISC) processors prevent state changes based on
the execution of an instruction until the execution of the instruction is
validated. If a transient fault occurs causing an error to appear in an
instruction execution, the instruction is retrieved using an instruction
fetch address associated with that instruction and is stored in a pipeline
history cache. The RISC processor pipeline is then restarted with that
instruction. The validation of the execution of an instruction may take
place in the execution stage, though processors with high clock
frequencies may include a separate validate stage in the pipeline so that
there is adequate time to validate the execution of the instruction
without having to decrease the clock frequency.
I sistemi ed i metodi per il recupero di errore transitorio nei processor ridotti canalizzati del calcolatore dell'insieme delle istruzioni (RISC) evitano dichiarano i cambiamenti basati sull'esecuzione di un'istruzione fino a convalidare l'esecuzione dell'istruzione. Se un difetto transitorio accade inducendo un errore a comparire in un'esecuzione di istruzione, l'istruzione è richiamata usando un'istruzione prende l'indirizzo connesso con quell'istruzione ed è immagazzinata in un nascondiglio di storia della conduttura. La conduttura del processor di RISC allora è ricominciata con quell'istruzione. La convalida dell'esecuzione di un'istruzione può avvenire nella fase di esecuzione, benchè i processor con le alte frequenze di orologio possano includere un separato convalidino la fase nella conduttura in modo che ci sia tempo sufficiente di convalidare l'esecuzione dell'istruzione senza dovere fare diminuire la frequenza di orologio.
