A delay locked loop (DLL) clock generator circuit is provided for
generating a clock signal Clk according to a pair of input signals to the
circuit. One of the input signals is a reference signal, and the second
input signal is a feedback signal of a voltage controlled delay line
circuit. The DLL circuit includes a phase detector that can be reset to
expand the locking range for detecting a phase difference between the
reference signal and the feedback signal. Based on the detected phase
difference, the phase detector provides an output signal that is further
processed by the DLL circuit to generate a number of delayed signals to a
frequency multiplier. Using the delayed signals, the frequency multiplier
generates a frequency multiplied clock signal having a frequency that is a
multiple of the frequency of the reference signal.
Un circuit fermé à clef par retarder du générateur à horloge de la boucle (DLL) est donné pour produire d'un signal Clk d'horloge selon une paire de signaux d'entrée au circuit. Un des signaux d'entrée est un signal de référence, et le deuxième signal d'entrée est un signal de retour d'une tension commandée retardent la ligne circuit. Le circuit de DLL inclut un détecteur de phase qui peut être remis à zéro pour augmenter la gamme de fermeture pour détecter une différence de phase entre le signal de référence et le signal de retour. Basé sur la différence de phase détectée, le détecteur de phase fournit un signal de sortie qui est encore traité par le circuit de DLL pour produire d'un certain nombre de signaux retardés à un multiplicateur de fréquence. En utilisant les signaux retardés, le multiplicateur de fréquence produit d'un signal d'horloge multiplié par fréquence ayant une fréquence qui est un multiple de la fréquence du signal de référence.
