Embodiments of the present invention provide a memory arbiter for directing
chipset and graphics traffic to system memory. Page consistency and
priorities are used to optimize memory bandwidth utilization and guarantee
latency to isochronous display requests. The arbiter also contains a
mechanism to prevent CPU requests from starving lower priority requests.
The memory arbiter thus provides a simple, easy to validate architecture
that prevents the CPU from unfairly starving low priority agent and takes
advantage of grace periods and memory page detection to optimize
arbitration switches, thus increasing memory bandwidth utilization.
Las encarnaciones de la actual invención proporcionan a árbitro de la memoria para dirigir el chipset y los gráficos trafican a la memoria de sistema. La consistencia y las prioridades de la página se utilizan para optimizar estado latente de la utilización y de la garantía de la anchura de banda de la memoria a las peticiones isócronas de la exhibición. El árbitro también contiene un mecanismo para prevenir peticiones de la CPU de peticiones más bajas muertas de hambre de la prioridad. El árbitro de la memoria proporciona así un simple, fácil validar la arquitectura que evita que la CPU unfairly muera de hambre el agente bajo de la prioridad y se aprovecha de períodos de gracia y de la detección de la página de la memoria para optimizar los interruptores del arbitraje, utilización así de aumento de la anchura de banda de la memoria.
