A sparse byte enable indicator for high speed memory access arbitration and
a memory controller utilizing same is provided. According to the
invention, a sparse byte enable indication is provided to the memory
controller with or at about the same time that a request for a write to
memory is received from a client. In response to receiving the sparse byte
enable indication, the memory controller can begin to initiate a
read-modify-write sequence. The present invention allows write operations
involving less than complete data words in a first block of data to be
completed in fewer clock cycles than in connection with controllers that
do not utilize a sparse byte enable indication. The present invention is
applicable in connection with any device controlling access to memory in
systems utilizing error correction code.
Sparse байт включает индикатор для высокого арбитража доступа к памяти скорости и обеспечен регулятор памяти используя такие же. Согласно вымыслу, sparse байт включает индикацию снабжен регулятор памяти с или на приблизительно тот же самым временем что запрос для писания к памяти получен от клиента. In response to получать sparse байт включите индикацию, регулятор памяти смогите начать начинать последовательность читать-дорабатывать-pisani4. Присытствыющий вымысел позволяет пишет деятельности включая меньш чем вполне слова данных в первую совокупность данных, котор нужно завершить в немногие такта чем в связи с регуляторами не используют sparse байт включите индикацию. Присытствыющий вымысел применим в связи с любым доступом приспособления контролируя к памяти в системах используя Кодего исправления ошибки.
