An integrated circuit layout method for placing a plurality of cells within
a chip comprises a process for sorting the plurality of cells (or function
macros) that are to be laid out in order of their delay times (or
operation speed margins for macro), placing cells (or macros) having the
largest delay times (or smallest speed margin for macro) closer to the
peripheral area of the chip, and as the cell delay times get smaller(or
the speed margins get larger), placing the relevant cells (or macros)
closer to the central area of the chip.
Eine Schaltungplanmethode für die Plazierung einer Mehrzahl der Zellen innerhalb eines Spanes enthält einen Prozeß für das Sortieren der Mehrzahl der Zellen (oder der Funktion Makros) die im Auftrag von ihrem ausgebritten werden sollen verzögert die Zeiten (oder die Betrieb Geschwindigkeit Seitenränder für Makro) und setzen die Zellen (oder die Makros), die das größte haben, verzögert Zeiten (oder kleinsten Geschwindigkeit Seitenrand für Makro) näeher an dem Zusatzbereich des Spanes, und während die Zelle verzögert, erhalten setzen Zeiten smaller(or, das die Geschwindigkeit Seitenränder größer erhalten) und die relevanten Zellen (oder die Makros) näeher an dem zentralen Bereich des Spanes.
