A microprocessor configured to store victimized instruction and data bytes
is disclosed. In one embodiment, the microprocessor includes a predecode
unit, and instruction cache, a data cache, and a level two cache. The
predecode unit receives instruction bytes and generates corresponding
predecode information that is stored in the instruction cache with the
instruction bytes. The data cache receives and stores data bytes. The
level two cache is configured to receive and store victimized instruction
bytes from the instruction cache along with parity information and
predecode information, and victimized data bytes from the data cache along
with error correction code bits. Indicator bits may be stored on a cache
line basis to indicate the type of data is stored therein.
Un microprocessore configurato per immagazzinare victimized l'istruzione ed i byte di dati è rilevato. In un incorporamento, il microprocessore include un'unità del predecode ed il nascondiglio di istruzione, un nascondiglio di dati e un nascondiglio del Livello due. L'unità del predecode riceve i byte di istruzione e genera le informazioni corrispondenti del predecode che sono memorizzate nel nascondiglio di istruzione con i byte di istruzione. Il nascondiglio di dati riceve ed immagazzina i byte di dati. Il nascondiglio Livello due è configurato per ricevere ed il deposito victimized i byte di istruzione dal nascondiglio di istruzione con le informazioni di parità e le informazioni del predecode e victimized i byte di dati dal nascondiglio di dati con le punte di codice di correzione di errore. Le punte dell'indicatore possono essere immagazzinate su una linea base del nascondiglio per indicare che il tipo di dati è memorizzato in ciò.
