A scheme is described for distributing data operations on an irregular data
stream over multiple stages of a data aligner to generate a regular data
stream having continuous filled byte positions. In one particular
embodiment, the number of unaligned data scenarios may be reduced through
the use of data stream element mapping. A complex data stream may be
mapped onto a simple data stream with only the addition of multiplexers
and simple logic to the data aligner. The implementation in network
protocol related hardware, where a data stream is encoded and decoded for
error detection and correction, may lead to a faster and more efficient
pipelined design of checkers and generators, thereby, making them more
desirable for higher frequency and higher bandwidth designs.
Un esquema se describe para las operaciones de los datos que distribuyen en etapas múltiples de un excedente irregular de la secuencia de datos de un alineador de los datos para generar una secuencia de datos regular que tiene posiciones llenadas continuas del octeto. En una encarnación particular, el número de los panoramas sin alinear de los datos se puede reducir con el uso de traz del elemento de la secuencia de datos. Una secuencia de datos compleja se puede traz sobre una secuencia de datos simple con solamente la adición de multiplexores y de la lógica simple al alineador de los datos. La puesta en práctica en protocolo de red relacionó el hardware, donde una secuencia de datos se codifica y se descifra para la detección y la corrección de error, puede conducir a un diseño canalizado más rápido y más eficiente de los inspectores y de los generadores, de tal modo, haciéndolos más deseables para una frecuencia más alta y diseños más altos de la anchura de banda.