A synchronous DRAM has cell arrays arranged in matrix, divided into banks
accessed asynchronously, and n bit I/O buses for transferring data among
the cell arrays. In the DRAM, the banks are divided into m blocks, the
n-bit I/O buses located between adjacent banks, is used for time sharing
between adjacent banks, the n bit I/O buses are grouped into n/m-bit I/O
buses, every n/m bits for each block of m blocks, and in each block in
each bank, data input/output are carried out between the n/m-bit I/O buses
and data bus lines in each block. A synchronous DRAM includes a first and
second internal clock systems for controlling a burst data transfer in
which a string of burst data being transferred in synchronism with an
external clock signal, when one of the internal clock systems is driven,
the burst data transfer is commenced immediately by the selected internal
clock system.
Una COPITA síncrona tiene los órdenes de célula dispuestos en la matriz, dividida en los bancos alcanzados asynchronously, y autobúses del pedacito I/O de n para los datos de transferencia entre los órdenes de célula. En la COPITA, los bancos se dividen en los bloques de m, los autobúses del n-pedacito I/O situados entre los bancos adyacentes, se utilizan para compartir el tiempo entre los bancos adyacentes, los autobúses del pedacito I/O de n se agrupan en los autobúses de n/m-bit I/O, pedacitos de cada n/m para cada bloque de los bloques de m, y en cada bloque en cada banco, la entrada-salida de los datos se realiza entre los autobúses de n/m-bit I/O y las líneas del ómnibus de datos en cada bloque. Una COPITA síncrona incluye primeros y segundos sistemas de reloj internos para controlar una transferencia de datos de la explosión en la cual una cadena de datos de la explosión que son transferidos en sincronismo con una señal externa del reloj, cuando uno de los sistemas de reloj internos se conduce, la transferencia de datos de la explosión sea comenzada inmediatamente por el sistema de reloj interno seleccionado.
