A symmetrical divide-by-2 circuit has a master latch made up of two
inverters. The circuit has an inverter on each output. The capacitance of
these inverters forms a dynamic slave latch that is connected to the
master latch through a transmission gate on each master latch output. The
data is transferred from the master latch to the dynamic slave latch every
clock cycle by an enable clock and an inverse of the enable clock.
Capacitance leakage is reduced by the transmission gates until the next
clock cycle. The circuit is clocked by a one-shot clock that is
self-aligning to the latest transition of either the enable clock or
inverse enable clock.
Un circuito simmetrico divide-by-2 ha un fermo matrice composto di due invertitori. Il circuito ha un invertitore su ogni uscita. La capacità di questi invertitori forma un fermo slave dinamico che è collegato al fermo matrice tramite un cancello della trasmissione su ogni uscita matrice del fermo. I dati sono trasferiti dal fermo matrice al fermo slave dinamico ogni ciclo di orologio da un orologio di permett e un inverso dell'orologio di permett. La perdita di capacità è ridotta dai cancelli della trasmissione fino al ciclo di orologio seguente. Il circuito è cronometrato da un orologio unico che è autolineante all'ultima transizione o dell'orologio di permett o l'inverso permette l'orologio.
