A memory circuit having a memory cell array in which a plurality of memory
cells are provided at intersection points of a plurality of word lines and
a plurality of bit line pairs and a peripheral circuit for performing an
operation of selecting an address is provided with a computing circuit for
generating an address signal for test; a packet decoder for designating
the kind of computation to the computing circuit; and an input circuit for
supplying a test signal comprising a plurality of bits for designating a
test operation to the packet decoder.
Een geheugenkring die een serie van de geheugencel waarheeft in een meerderheid van geheugencellen wordt verstrekt op kruisingspunten van een meerderheid van woordlijnen en een meerderheid van de paren van de beetjelijn en een randkring voor het uitvoeren van een handeling van het selecteren van een adres wordt voorzien van een gegevensverwerkingskring voor het produceren van een adressignaal voor test; een pakketdecoder voor het aanwijzen van het soort berekening aan de gegevensverwerkingskring; en een inputkring voor het leveren van een testsignaal dat uit een meerderheid van beetjes voor het aanwijzen van een testverrichting aan de pakketdecoder bestaat.
