A method for entering test mode of an integrated circuit device is
disclosed. In one embodiment of the present invention, after a lockout
period, a test controller generates a signal indicating the integrated
circuit is willing to enter the test mode. After the signal, the test
controller monitors a test interface during a predetermined period of time
for a digital password. Then, in response to a valid password being
received within the predetermined period, the test controller enters the
test mode. In another embodiment, in addition to the above steps, in
response to the valid password being received, the test controller
generates an acknowledge signal. In one embodiment, the predetermined
period of time takes place during a holdoff period after the lockout
period. In another embodiment, the test interface is serial.
Um método para entrar na modalidade do teste de um dispositivo do circuito integrado é divulgado. Em uma incorporação da invenção atual, após um período do fechamento, um controlador do teste gera um sinal que indica que o circuito integrado é disposto entrar na modalidade do teste. Após o sinal, o controlador do teste monitora uma relação do teste durante um período de hora predeterminado para uma senha digital. Então, em resposta a uma senha válida que está sendo recebida dentro do período predeterminado, o controlador do teste entra na modalidade do teste. Em uma outra incorporação, além às etapas acima, em resposta à senha válida que está sendo recebida, o controlador do teste gera um sinal reconhecer. Em uma incorporação, o período de tempo predeterminado ocorre durante um período do holdoff após o período do fechamento. Em uma outra incorporação, a relação do teste é de série.
