Techniques for achieving the effects of significantly reducing the amount
of computer memory needed to simulate the behavior of a multi-stage
pipelined processor, as well as, significantly increasing the performance
of the simulation process by eliminating the storing and copying of
redundant information are described. These beneficial effects are achieved
by reordering the chronological sequence of execution of software models
of the various pipeline stages with respect to the actual instruction-flow
sequence implemented by the processor hardware. This approach takes
advantage of the independence of the stages within a cycle to make the
results computed by a previous stage directly available to its subsequent
stage without the use of transient data space or data copying. In
particular, it is shown how to apply this technique to the simulation of a
multi-parallel-stage VLIW array processor, such as the manifold array
(ManArray) processor.
Οι τεχνικές για τα αποτελέσματα σημαντικά να μειώσουν το ποσό μνήμης υπολογιστών που απαιτείται για να μιμηθεί τη συμπεριφορά ενός πολυβάθμιου διοχετευμένου επεξεργαστή, καθώς επίσης και, αυξάνοντας σημαντικά την απόδοση της διαδικασίας προσομοίωσης με την εξάλειψη της αποθήκευσης και της αντιγραφής των περιττών πληροφοριών περιγράφονται. Αυτά τα ευεργετικά αποτελέσματα επιτυγχάνονται με την ξαναπαραγγελία της χρονολογικής ακολουθίας εκτέλεσης των προτύπων λογισμικού των διάφορων σταδίων σωληνώσεων όσον αφορά την πραγματική ακολουθία οδηγία-ροής που εφαρμόζεται από το υλικό επεξεργαστών. Αυτή η προσέγγιση εκμεταλλεύεται την ανεξαρτησία των σταδίων μέσα σε έναν κύκλο για να καταστήσει τα αποτελέσματα υπολογισμένα από ένα προηγούμενο στάδιο άμεσα διαθέσιμο στο επόμενο στάδιό της χωρίς τη χρήση του παροδικής διαστήματος στοιχείων ή της αντιγραφής στοιχείων. Ειδικότερα, παρουσιάζεται πώς να εφαρμόσει αυτήν την τεχνική στην προσομοίωση ενός επεξεργαστή πολυ-παράλληλος-σκηνικής VLIW σειράς, όπως ο πολλαπλός επεξεργαστής σειράς (ManArray).
