An SRAM efficient ATE system that performs high speed nested loops without
constraints on loop size or modularity and that loops and/or branches from
any vector in a multiple vector accessed word to any vector in another
multiple vector accessed word without incurring any time displacement. In
one embodiment, the maximum required vector rate is less than or equal the
average sustained data rate of the SDRAM and is less than or equal to the
maximum access rate of the dual port SRAM's memory B. The output of the
SDRAM's memory A consists of one control word and one vector (nV=1). The
I/O port widths of the SRAM's memory B are the same. In another
embodiment, the maximum required vector rate is greater than the average
sustained data rate of the SDRAM's memory A, but is equal to or less than
the maximum access rate of the SRAM's memory B. The output of the SDRAM's
memory A consists of multiple control words and vectors. The input port of
the SRAM's memory B is some multiple of the output port width. In another
embodiment, the maximum required vector rate is greater than both the
average sustained data rate of the SDRAM's memory A and the maximum access
rate of the SRAM's memory B. The output of the SDRAM's memory A consists
of one or more control words (nW) and nW.times.nV number of vectors. The
input port of the SRAM's memory B is nW times the width of the output
port. The output port of Memory B contains 2 or more vectors per word.
Uno SRAM efficiente HA MANGIATO il sistema che effettua i cicli annidati ad alta velocità senza vincoli sul formato o sulla modularità del ciclo e che collega e/o si ramifica da tutto il vettore in una parola raggiunta vettore multiplo a qualunque vettore in un'altra parola raggiunta vettore multiplo senza subire in qualunque momento lo spostamento. In un incorporamento, il tasso richiesto massimo di vettore è di meno che o è uguale il tasso di dati continuo medio dello SDRAM ed è inferiore o uguale a il tasso massimo di accesso della memoria B dello SRAM dell'orificio doppio. L'uscita della memoria A dello SDRAM consiste di una parola di controllo e di un vettore (nV=1). Le larghezze port di I/O della memoria B dello SRAM sono le stesse. In un altro incorporamento, il tasso richiesto massimo di vettore è più grande del tasso di dati continuo medio della memoria A dello SDRAM, ma è uguale a o di meno che il tasso massimo di accesso della memoria B dello SRAM. L'uscita della memoria A dello SDRAM consiste delle parole e dei vettori di controllo multiple. L'orificio dell'input della memoria B dello SRAM è un certo multiplo della larghezza dell'orificio di uscita. In un altro incorporamento, il tasso richiesto massimo di vettore è più grande sia del tasso di dati continuo medio della memoria A dello SDRAM che del tasso massimo di accesso della memoria B dello SRAM. L'uscita della memoria A dello SDRAM consiste di una o più parole di controllo (nanowatt) e del numero di nW.times.nV di vettori. L'orificio dell'input della memoria B dello SRAM è tempi di nanowatt la larghezza dell'orificio di uscita. L'orificio di uscita della memoria B contiene 2 o più vettori per la parola.
