A method and apparatus are described that facilitate validation of a
hardware design having multiple hierarchical levels. In one embodiment, a
representation of the hardware design is received, and the hardware design
is validated by performing validation processing on a plurality of
sub-problems. Each of the plurality of sub-problems covers a
computationally feasible size of the hardware design at a corresponding
hierarchical level. In another embodiment, validation of a hardware design
includes making use of validation processing previously performed with
respect to one or more modules included in the hardware design based on
the hierarchical relationship between these modules and other modules
included in the hardware design.
Een methode en een apparaat worden beschreven die bevestiging van een hardwareontwerp vergemakkelijken dat veelvoudige hiërarchische niveaus heeft. In één belichaming, wordt een vertegenwoordiging van het hardwareontwerp ontvangen, en het hardwareontwerp wordt bevestigd door bevestigingsverwerking op een meerderheid van deelproblemen uit te voeren. Elk van de meerderheid van deelproblemen behandelt een met behulp van computer uitvoerbare grootte van het hardwareontwerp op overeenkomstig hiërarchisch niveau. In een andere belichaming, omvat de bevestiging van een hardwareontwerp het gebruik maken van bevestigings van verwerking die eerder met betrekking tot één of meerdere modules inbegrepen in het hardwareontwerp wordt uitgevoerd dat op het hiërarchische verband tussen deze modules wordt gebaseerd en andere modules inbegrepen in het hardwareontwerp.
