Data resynchronization circuit

   
   

An apparatus comprising three sampling circuits to sample incoming data and a quarter clock. A clock generation unit is included to generate at least three sampling clocks from a local clock. Each of the three sampling clocks are configured to sample the incoming data and the quarter clock. A phase detector is also included to detect a phase difference between the quarter clock and the local clock and to generate a recovered quarter clock. A delay line is further included to delay the sampled incoming data and the recovered quarter clock by the detected phase difference.

Прибор состоя из 3 пробуя цепей для того чтобы попробовать входящие данные и квартальные часы. Блок поколения часов включен для того чтобы произвести по крайней мере 3 пробуя часа от местных часов. Каждый из 3 пробуя часов установлено для того чтобы попробовать входящие данные и квартальные часы. Детектор участка также включен для того чтобы обнаружить разницу в участка между квартальными часами и местными часами и произвести взятые квартальные часы. Лини задержки более добавочно вклюает к задерживает попробованные входящие данные и взятые квартальные часы обнаруженной разницой в участка.

 
Web www.patentalert.com

< Hard phase alignment of clock signals using asynchronous level-mode state machine

< DCVSL pulse width controller and system

> Integrated circuit with a high resolution analog to digital convertor, a microcontroller and high density memory and an emulator for an integrated circuit

> Method for allocating network resources

~ 00153