The method of the present invention acquires delay, setup and hold values
that appropriately reflect the timing characteristics of an integrated
circuit represented by a cell file. A data and clock input slope pair is
selected and the data setup time value is swept with respect to the clock.
For each setup value a corresponding hold value is determined for
functional failure. Then for each setup and hold value pair a delay value
is ascertained. In one exemplary implementation optimal delay, setup and
hold values are determined and utilized to facilitate higher frequency
designs using the same physical cell layout library.
La méthode de la présente invention acquiert retardent, ont installé et tiennent les valeurs qui reflètent convenablement les caractéristiques de synchronisation d'un circuit intégré représenté par un dossier de cellules. Une paire de pente de données et d'entrée d'horloge est choisie et la valeur de temps d'installation de données est balayée en ce qui concerne l'horloge. Pour chaque valeur d'installation une valeur correspondante de prise est déterminée pour l'échec fonctionnel. Alors pour chaque paire d'installation et de valeur de prise une valeur de retarder est assurée. Dans une exécution exemplaire optimale retardez, installez et des valeurs de prise sont déterminées et utilisées pour faciliter des conceptions de fréquence plus élevée en utilisant la même bibliothèque physique de disposition de cellules.
