A digital phase lock loop circuit including an error generation circuit for
generating at least three error signals and a phase error adjustment
circuit for generating at least one phase error adjustment signal from the
at least three error signals. By using at least three error signals, as
opposed to just one, the drift in the sampling phase of the recovered
clock is easily detected and corrected to reduce burst errors and to
improve loss of lock (LOL) performance.
Ένα ψηφιακό κύκλωμα βρόχων κλειδαριών φάσης συμπεριλαμβανομένου ενός κυκλώματος παραγωγής λάθους για την παραγωγή τουλάχιστον τριών σημάτων λάθους και ενός κυκλώματος ρύθμισης λάθους φάσης για την παραγωγή τουλάχιστον ενός σήματος ρύθμισης λάθους φάσης από τα τουλάχιστον τρία σήματα λάθους. Με τη χρησιμοποίηση τουλάχιστον τριών σημάτων λάθους, σε αντιδιαστολή με ακριβώς το ένα, η κλίση στη φάση δειγματοληψίας του ανακτημένου ρολογιού ανιχνεύεται εύκολα και διορθώνεται για να μειώσει τα λάθη έκρηξης και για να βελτιώσει την απώλεια απόδοσης κλειδαριών (LOL).
