A slow decode control part divides a reference clock generated by a VCXO at
a ratio of a slow speed to a normal speed. An STC circuit counts the
divided clock. A time for starting decoding by an MPEG video decode part
is decided by comparing a DTS included in MPEG data with the count of the
STC circuit. A display time determination part determines a timing for
outputting decoded data by comparing a PTS included in the MPEG data with
the count of the STC circuit. Decoded data temporarily held in a frame
buffer is output in response to a signal generated in a determination part
on the basis of frame frequency information included in the MPEG data.
Thus, slow reproduction is implemented with a high degree of freedom not
limited to an integer-fractional speed without requiring a complicated
circuit structure.
Медленное расшифровывает контрольную часть разделяет часы справки произведенные VCXO на коэффициенте небольшой скорости к нормальной скорости. Цепь stc подсчитывает разделенные часы. Время для начиная расшифровывать видеоим mpeg расшифровывает часть решено путем сравнивать DTS включенное в данные по mpeg с отсчетом цепи stc. Часть определения времени индикации обусловливает время для вывидить наружу расшифрованные данные путем сравнивать pts включенный в данные по mpeg с отсчетом цепи stc. Расшифрованные данные временно держали в буфере изображения ы изображения in response to сигнал произведенный в части определения on the basis of данные по частоты рамки включенные в данные по mpeg. Таким образом, медленное воспроизводство снабжено при высокая степень свободы ограничиваемая к интежер-casticno скорости без требовать осложненной структуры цепи.
