An IC layout system compiles a hierarchical netlist describing an IC into a
database having a separate record for each cell and each module of the IC.
Each database record references a cell library entry describing the cell
or module and indicates a hierarchical relationship between its
corresponding cell or module and other IC cells or modules. The system
initially processes the database to reduce the number of cell and module
records by combining hierarchically related cells and modules into larger
cluster cells. The system then processes the database and cell library to
generate a trial layout of the IC which positions highly interconnected
cells near one another without regard to the hierarchical nature of the
design. The system divides the IC design into separate partitions along
hierarchical lines and then develops estimates of the size, shape and
position of substrate area needed for each partition based on actual areas
in the trial layout occupied by cells forming modules to be assigned to
each partition. The system also allocates signal path timing constraints
based on calculated path delays within the trial layout. The system
thereafter processes the database and cell library to separately lay out
each partition.
Een IC lay-outsysteem compileert een hiërarchische netlist die IC beschrijft in een gegevensbestand dat een afzonderlijk verslag voor elke cel en elke module van IC heeft. De verwijzingen van elk gegevensbestandverslag een ingang die van de celbibliotheek de cel of de module beschrijft en wijst op een hiërarchisch verband tussen zijn overeenkomstige cel of module en andere IC cellen of modules. Het systeem verwerkt aanvankelijk het gegevensbestand om het aantal cel en moduleverslagen door hiërarchisch verwante cellen en modules te verminderen in grotere clustercellen te combineren. Het systeem verwerkt dan de gegevensbestand en celbibliotheek om een proeflay-out van IC te produceren die hoogst onderling verbonden cellen dichtbij ongeacht de hiërarchische aard van het ontwerp elkaar plaatst. Het systeem verdeelt het IC ontwerp in afzonderlijke verdelingen volgens hiërarchische lijnen en ontwikkelt dan ramingen van de grootte, vorm en positie van substraatgebied de de nodig voor elke verdeling die op daadwerkelijke gebieden in de proeflay-out wordt gebaseerd die bezet door cellen modules die aan elke verdeling vormt moeten worden toegewezen. Het systeem wijst ook de timingsbeperkingen toe van de signaalweg die op berekende wegvertragingen binnen de proeflay-out worden gebaseerd. Het systeem verwerkt daarna de gegevensbestand en celbibliotheek om elke verdeling afzonderlijk op te maken.
