There is disclosed a decoder circuit (20) for decoding input data coded
using a variable length coding technique, such as Huffman coding. The
decoder circuit (20) comprises an input buffer (100), a logic circuit
(150) coupled to the input buffer (100), and an output buffer (700)
coupled to the logic circuit (750). The logic circuit (750) includes a
plurality of computational logic stages for decoding the input data, the
plurality of computational logic stages arranged in one or more
computational threads. At least one of the computational threads is
arranged as a self-timed ring, wherein each computational logic stage in
the ring produces a completion signal indicating either completion or
non-completion of the computational logic of the associated computational
logic stage. Each completion signal is coupled to a previous computational
logic stage in the ring. The previous computational logic stage performs
control operations when the completion signal indicates completion and
performs evaluation of its inputs when the completion signal indicates
non-completion.
Показано цепи дешифратора (20) для закодированных входных данных расшифровывать использующ метод кодирвоания переменной длины, such as кодирвоание Huffman. Цепь дешифратора (20) состоит из буфера входного сигнала (100), цепи логики (150) соединенной к буферу входного сигнала (100), и буферу выхода (700) соединенному к цепи логики (750). Цепь логики (750) вклюает множественность вычислительных этапов логики для расшифровывать входные данные, множественность вычислительных этапов логики аранжированных в one or more вычислительных резьбах. По крайней мере аранжировано одна из вычислительных резьб по мере того как собственн-priurocennoe кольцо, при котором каждый вычислительный этап логики в кольце производит сигнал завершения показывая или завершение или non-completion вычислительной логики associated вычислительного этапа логики. Каждый сигнал завершения соединен к ранее вычислительному этапу логики в кольце. Ранее вычислительный этап логики выполняет деятельности управления когда сигнал завершения показывает завершение и выполняет оценку своих входных сигналов когда сигнал завершения показывает non-completion.
