A processor integrated circuit capable of executing more than one
instruction stream has two or more processors. Each processor accesses
instructions and data through a cache controller. There are multiple
blocks of cache memory. Some blocks of cache memory may optionally be
directly attached to particular cache controllers. The cache controllers
access at least some of the multiple blocks of cache memory through high
speed interconnect, these blocks being dynamically allocable to more than
one cache controller. A resource allocation controller determines which
cache memory controller has access to the dynamically allocable cache
memory block. In an embodiment the cache controllers and cache memory
blocks are associated with second level cache, each processor accesses the
second level cache controllers upon missing in a first level cache of
fixed size.
Un circuito integrado del procesador capaz de ejecutar más de una corriente de la instrucción tiene dos o más procesadores. Instrucciones y datos de accesos de cada procesador a través de un regulador del escondrijo. Hay bloques múltiples de la memoria de escondrijo. Algunos bloques de la memoria de escondrijo se pueden unir opcionalmente directamente a los reguladores particulares del escondrijo. Los reguladores del escondrijo tienen acceso por lo menos a algunos de los bloques múltiples de la memoria de escondrijo con la interconexión de alta velocidad, estos bloques que son dinámicamente allocable a más de un regulador del escondrijo. Un regulador de la asignación de recurso se determina qué regulador de la memoria de escondrijo tiene acceso al bloque dinámicamente allocable de la memoria de escondrijo. En una encarnación los bloques de los reguladores del escondrijo y de la memoria de escondrijo se asocian al segundo escondrijo del nivel, accesos de cada procesador los segundos reguladores del escondrijo del nivel sobre faltar en un primer escondrijo del nivel del tamaño fijo.
