An interleaver that implements the LCS turbo interleaver algorithm utilized
by the CDMA2000 standard is described. The interleaver includes a first
computation unit for receiving an input address and computing a first
sequential interleaved address during a first clock cycle in response
thereto. A second computation unit is included for receiving an input
address and computing a second sequential interleaved address during the
first clock cycle in response thereto. The interleaver further includes a
comparator for determining whether the first or the second sequential
interleaved address is invalid and generating a signal in response
thereto. The output of the comparator provides a control signal to a
switch which selects the first or the second sequential interleaved
address as an output interleaved address for the first clock cycle. The
interleaver is further designed to move in a forward direction or a
reverse direction.
Se describe un interleaver que pone el algoritmo del interleaver en ejecucio'n del LCS turbo utilizado por el estándar CDMA2000. El interleaver incluye una primera unidad del cómputo para recibir una dirección de la entrada y computar una primera dirección interpolada secuencial durante un primer ciclo de reloj en respuesta además. Una segunda unidad del cómputo es incluida para recibir una dirección de la entrada y computar una segunda dirección interpolada secuencial durante el primer ciclo de reloj en respuesta además. El interleaver más futuro incluye un comparador para determinarse si la primera o segunda dirección interpolada secuencial es inválida y de generación de una señal en respuesta además. La salida del comparador proporciona una señal de control a un interruptor que seleccione la primera o segunda dirección interpolada secuencial mientras que una dirección interpolada salida para el primer ciclo de reloj. El interleaver se diseña más a fondo para moverse en una dirección delantera o una dirección contraria.
