A method for characterizing a CMOS logic cell of the partially depleted
silicon-on-insulator type (PD-SOI) may include modeling the logic cell and
determining internal potentials of transistors of the cell in a dynamic
equilibrium state based upon a functional simulation of the modeled cell.
This may be done using a binary stimulation signal having an initial logic
value. The dynamic equilibrium state may be based upon a cancellation, to
within a precision error, of the sum of the squares of variations in the
quantities of charge in floating substrates of the transistors taken over
a period of two successive transitions of the stimulation signal.
Um método para caracterizar uma pilha da lógica do CMOS do tipo parcialmente esgotado do silicone-em-isolador (PD-SOI) pode incluir modelar a pilha da lógica e determinar potenciais internos dos transistor da pilha em um estado dinâmico do equilíbrio baseado em uma simulação funcional da pilha modelada. Isto pode ser feito usando um sinal binário do stimulation que tem um valor inicial da lógica. O estado dinâmico do equilíbrio pode ser baseado em um cancelamento, dentro a um erro da precisão, da soma dos quadrados das variações nas quantidades da carga em carcaças flutuando dos transistor feitos exame sobre um período de duas transições sucessivas do sinal do stimulation.
