A link address/sequential address generation circuit is provided for
generating a link/sequential address. The circuit receives the most
significant bits of at least two addresses: a first address of a first set
of bytes including a branch instruction and a second address of a second
set of bytes contiguous to the first set. The least significant bits of
the branch PC (those bits not included in the most significant bits of the
addresses received by the circuit) are used to generate the least
significant bits of the link/sequential address and to select one of the
first address and the second address to supply the most significant bits.
Um circuito da geração do endereço da ligação address/sequential é fornecido gerando um endereço de link/sequential. O circuito recebe os bocados os mais significativos ao menos de dois endereços: um primeiro endereço de um primeiro jogo dos bytes including uma instrução de filial e um segundo endereço de um segundo jogo dos bytes contíguos ao primeiro jogo. Menos bocados significativos do PC da filial (aqueles bocados não incluídos nos bocados os mais significativos dos endereços recebidos pelo circuito) são usados gerar menos bocados significativos do endereço de link/sequential e selecionar um do primeiro endereço e do segundo endereço fornecer os bocados os mais significativos.
