The present invention relates to a method and apparatus for determining
capacitances and charge models for MOS devices to be used in calculating
delays in a timing verifier for a circuit. The models are generated by
first creating a variety of configurations of MOS devices which vary the
inputs to the source, drain, and gate. Such inputs may include rising and
falling values as well as constant values at VDD and VSS. Simulations are
run on all of the configurations using conditions anticipated for the
circuit to be analyzed. Capacitance values obtained from the simulations
are used to determine models based upon length and width of the MOS
devices using standard curve fitting techniques. Models then can be used
for determining delays within the circuit.
La actual invención se relaciona con un método y el aparato para determinar capacitancias y los modelos de la carga para que los dispositivos del MOS sean utilizados en calcular retrasa en un verificador de la sincronización para un circuito. Los modelos son generados primero creando una variedad de configuraciones de los dispositivos del MOS que varían las entradas a la fuente, drenan, y las bloquean. Tales entradas pueden incluir valores de levantamiento y descendentes así como valores constantes en VDD y el VSS. Las simulaciones se funcionan en todas las configuraciones usando las condiciones anticipadas para el circuito que se analizará. Los valores de la capacitancia obtenidos de las simulaciones se utilizan para determinar los modelos basados sobre longitud y la anchura de los dispositivos del MOS usando técnicas estándares de la guarnición de curva. Los modelos entonces se pueden utilizar para determinarse retrasan dentro del circuito.
