A mechanism for performing parallel computations on an emulated spatial lattice by scheduling memory and communication operations on a static mesh-connected array of synchronized processing nodes. The lattice data are divided up among the array of processing nodes, each having a memory and a plurality of processing elements within each node. The memory is assumed to have a hierarchical granular structure that distinguishes groups of bits that are most efficiently accessed together, such as words or rows. The lattice data is organized in memory so that the sets of bits that interact during processing are always accessed together. Such an organization is based on mapping the lattice data into the granular structure of the memories in a manner that has simple spatial translation properties in the emulated space. The mapping permits data movement in the emulated lattice to be achieved by a combination of scheduled memory access and scheduled communication. Moreover, the same mapping spreads interprocessor communication demands evenly over time.

Um mecanismo para executar computações paralelas em um lattice spatial emulado programando operações da memória e da comunicação em uma disposição engranzamento-conectada de estática de nós processando sincronizados. Os dados do lattice são divididos acima entre a disposição de nós processando, cada uma que tem uma memória e um plurality de processar elementos dentro de cada nó. A memória é suposta para ter uma estrutura granular hierárquica que distinga grupos dos bocados que são alcançados o mais eficientemente junto, como palavras ou fileiras. Os dados do lattice são organizados na memória de modo que os jogos dos bocados que interativo durante processar são alcançados sempre junto. Tal organização é baseada em traçar os dados do lattice na estrutura granular das memórias em uma maneira que tenha propriedades spatial simples da tradução no espaço emulado. Traçar permite o movimento de dados no lattice emulado ser conseguido por uma combinação do acesso de memória programado e de uma comunicação programada. Além disso, a mesma comunicação traçando do interprocessor das propagações exige uniformente o tempo excedente.

 
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< Instruction result labeling in a counterflow pipeline processor

> Main memory control apparatus for use in a memory having non-cacheable address space allocated to DMA accesses

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