The invention relates to a test circuit, and a test method that provides testing for interconnect capability for chips (100, 110). Each of the chips (100, 110) comprises combinational logic (172, 173, 160, 161, 176, 177) as well as a plurality of scan chains (170, 171, 150, 151, 174, 175). Test data is shifted into the scan chains from pattern generators (180, 181) and is then transmitted from a selected sending chip (100) via its transceiver means (130) to the receiving chip (110). The chip (100) is selected by the selector (120) which is located on chip (100). During an interconnect test sequence, different chips in the test system are selected by the selector (120) for testing.

L'invenzione riguarda un circuito della prova e un metodo della prova che fornisce la prova a possibilità di interconnessione per i circuiti integrati (100, 110). Ciascuno dei circuiti integrati (100, 110) contiene la logica combinabile (172, 173, 160, 161, 176, 177) così come una pluralità di catene di esplorazione (170, 171, 150, 151, 174, 175). I dati di prova sono spostati nelle catene di esplorazione dai generatori del modello (180, 181) ed allora sono trasmessi da un circuito integrato di trasmissione selezionato (100) via i relativi mezzi del ricetrasmettitore (130) al circuito integrato di ricezione (110). Il circuito integrato (100) è selezionato dal selettore (120) che sono posizionati sul circuito integrato (100). Durante la sequenza di prova di interconnessione, i circuiti integrati differenti nel sistema della prova sono selezionati dal selettore (120) per esaminare.