A synchronous memory (30), comprising a row address circuit (48,50) latches a row address signal in response to a system clock signal and a binary select signal. The row address circuit produces at least one row select signal. A column address circuit (49,51-54) latches an initial column address signal in response to the system clock signal and the binary select signal. The column address circuit produces a plurality of column select signals in synchronization with the system clock signal. A memory array (75) is arranged in rows and columns of memory cells. Each memory cell stores a respective data bit. The memory array simultaneously produces an integral multiple of M data bits in response to the row select signal and the plurality of column select signals. An output circuit (OMUX) is coupled to receive the system clock signal and the integral multiple of M data bits. The output circuit produces a first data bit from a first group of M data bits on a bus (25) having M leads at a first time and a second data bit from a second group of M data bits on the bus having M leads at a second time after the first time in response to the system clock signal.

Uma memória synchronous (30), compreendendo um circuito do endereço da fileira (48.50) tranca um sinal do endereço da fileira em resposta a um sinal do pulso de disparo do sistema e a um sinal seleto binário. O circuito do endereço da fileira produz ao menos um sinal seleto da fileira. Um circuito do endereço de coluna (49.51-54) tranca um sinal inicial do endereço de coluna em resposta ao sinal do pulso de disparo do sistema e ao sinal seleto binário. O circuito do endereço de coluna produz um plurality de sinais seletos da coluna na sincronização com o sinal do pulso de disparo do sistema. Uma disposição da memória (75) é arranjada nas fileiras e nas colunas de pilhas de memória. Cada pilha de memória armazena um bocado de dados respectivo. A disposição da memória produz simultaneamente um múltiplo integral de bocados de dados de M em resposta ao sinal seleto da fileira e ao plurality de sinais seletos da coluna. Um circuito de saída (OMUX) é acoplado para receber o sinal do pulso de disparo do sistema e o múltiplo integral de bocados de dados de M. O circuito de saída produz um primeiro bocado de dados de um primeiro grupo de bocados de dados de M em uma barra-ônibus (25) que tem ligações de M em uma primeira vez e um segundo bocado de dados de um segundo grupo de bocados de dados de M na barra-ônibus que tem M conduz em uma segunda vez em seguida a primeira vez em resposta ao sinal do pulso de disparo do sistema.