A multiprocessor computer architecture incorporating a plurality of programmable hardware memory algorithm processors ("MAP") in the memory subsystem. The MAP may comprise one or more field programmable gate arrays ("FPGAs") which function to perform identified algorithms in conjunction with, and tightly coupled to, a microprocessor and each MAP is globally accessible by all of the system processors for the purpose of executing user definable algorithms. A circuit within the MAP signals when the last operand has completed its flow thereby allowing a given process to be interrupted and thereafter restarted. Through the use of read only memory ("ROM") located adjacent the FPGA, a user program may use a single command to select one of several possible pre-loaded algorithms thereby decreasing system reconfiguration time. A computer system memory structure MAP disclosed herein may function in normal or direct memory access ("DMA") modes of operation and, in the latter mode, one device may feed results directly to another thereby allowing pipelining or parallelizing execution of a user defined algorithm. The system of the present invention also provides a user programmable performance monitoring capability and utilizes parallelizer software to automatically detect parallel regions of user applications containing algorithms that can be executed in the programmable hardware.

Una arquitectura de computadora del multiprocesador que incorpora una pluralidad de procesadores programables del algoritmo de la memoria del hardware ("MAPA") en el subsistema de la memoria. El MAPA puede abarcar unos o más órdenes de puerta programables del campo ("FPGAs") conjuntamente con los cuales funcione para realizar algoritmos identificados, y juntado firmemente a, un microprocesador y cada MAPA es global accesibles por todos los procesadores del sistema con el fin de ejecutar algoritmos definibles del usuario. Un circuito dentro del MAPA señala cuando el operando pasado ha terminado su flujo de tal modo que permitía que recomienzan un proceso dado sea interrumpido y después de eso. Con el uso de adyacente localizada de la memoria sólo para leer ("ROM") el FPGA, un programa de usuario puede utilizar un solo comando de seleccionar uno de varios algoritmos cargados posibles de tal modo que disminuyen tiempo de la reconfiguración del sistema. Un MAPA de la estructura de memoria del sistema informático divulgado adjunto puede funcionar en normal o el modo de operación del acceso directo de memoria ("acceso directo de memoria") y, en el último modo, un dispositivo pueden alimentar resultados directamente a otra can¢ería de tal modo que permite o ejecución el hacer parelelismo de un algoritmo definido usuario. El sistema de la actual invención también proporciona una capacidad programable de la supervisión de funcionamiento del usuario y utiliza software del parallelizer para detectar automáticamente regiones paralelas de los usos del usuario que contienen los algoritmos que se pueden ejecutar en el hardware programable.