A plurality of memory tiles (22) are arranged to form a tiled memory array (12) in an integrated circuit device (400). In accordance with the present invention, each of the memory tiles (22) in the tiled memory array (12) has charge source circuitry (24) to provide the sufficient reference voltages for proper operation of the memory tile (22). In addition, each memory tile (22) may include local error detection and correction circuitry (36b). To facilitate reliable operation, each memory tile may also include redundant rows and/or columns, and appropriate redundancy control circuitry (32c', 32c").

Um plurality de telhas da memória (22) é arranjado para dar forma a uma disposição telhada da memória (12) em um dispositivo do circuito integrado (400). De acordo com a invenção atual, cada uma das telhas da memória (22) na disposição telhada da memória (12) tem os circuitos da fonte da carga (24) para fornecer as tensões suficientes da referência para a operação apropriada da telha da memória (22). Além, cada telha da memória (22) pode incluir os circuitos locais da deteção e da correção de erro (36b). Para facilitar a operação de confiança, cada telha da memória pode também incluir fileiras redundantes e/ou colunas, e os circuitos apropriados do controle da redundância (32c ', 32c").