A method for automatically wiring (i.e., routing) an integrated circuit chip after completing the placement of cells on the chip is described. The method employs a maze routing such that the spacing between the routed wires is increased, while at the same time maintaining control over the total wiring length. The maze routing herein described is modified to improve chip yield, reduce wiring capacitance, limit power consumption and coupled signal noise, all of which are achieved by increasing wire-to-wire spacings.

Een methode om (d.w.z., leidt) een wordt spaander van geïntegreerde schakelingen automatisch te telegraferen die na de voltooiing van de plaatsing van cellen op de spaander beschreven. De methode wendt een labyrint aan leidend dusdanig dat uit elkaar plaatsen tussen de geleide draden, terwijl tezelfdertijd het handhaven van controle over de totale bedradingslengte wordt verhoogd. Labyrint hierin beschreven leiden wordt gewijzigd om spaanderopbrengst te verbeteren, bedradingscapacitieve weerstand, de consumptie van de grensmacht en gekoppeld signaallawaai verminderen, die door stijgende draad-aan-draad tussenruimtes worden bereikt.