In accordance with one aspect of the invention, a method evaluates an
element of the netlist, and ensures that a gate node of the element is
defined as a clock node. Then, the method determines whether a first
channel node of the element has already been designated as a clock node.
If not, the method determines that the clock signal should be propagated
through the element, and marks the first channel node as a clock node.
Thereafter, the method evaluates another element that is gate connected to
the first channel node, and repeats the above-listed steps on the another
element. In accordance with another aspect of the invention, a method
evaluates an element of the netlist, ensures that a gate node of the
element is defined as a clock node, ensures that a channel node (either
source or drain) of the element is not a precharge node, and ensures that
the channel node of the element is not a predischarge node. In accordance
with yet another aspect of the invention, the method evaluates a logic
gate, wherein the gate node of the FET element is the input of the logic
gate. In accordance with this aspect, the method determines an output node
of the logic gate, ensures that the output node is not a precharge node,
and ensures that the output node of the gate is not a predischarge node.
Selon un mode de l'invention, une méthode évalue un élément du netlist, et s'assure qu'un noeud de porte de l'élément est défini comme noeud d'horloge. Puis, la méthode détermine si un premier noeud de canal de l'élément a été déjà indiqué comme noeud d'horloge. Si pas, la méthode détermine que le signal d'horloge devrait être propagé par l'élément, et marque le premier noeud de canal comme noeud d'horloge. Ensuite, la méthode évalue un autre élément qui est porte reliée au premier noeud de canal, et répète les étapes au-dessus-énumérées sur l'un autre élément. Selon un autre mode de l'invention, une méthode évalue un élément du netlist, s'assure qu'un noeud de porte de l'élément est défini comme noeud d'horloge, s'assure qu'un noeud de canal (source ou drain) de l'élément n'est pas un noeud de pré-charge, et s'assure que le noeud de canal de l'élément n'est pas un noeud de prédéchargement. Selon encore un autre mode de l'invention, la méthode évalue une porte de logique, où le noeud de porte de l'élément de FET est l'entrée de la porte de logique. Selon ce mode, la méthode détermine un noeud de rendement de la porte de logique, s'assure que le noeud de rendement n'est pas un noeud de pré-charge, et s'assure que le noeud de rendement de la porte n'est pas un noeud de prédéchargement.
