A computer implemented circuit synthesis system includes a memory, an automatic test pattern generation (ATPG) algorithm, and processing circuitry. The memory is configured to provide a database, and is operative to store a netlist including nets of an integrated circuit under design. The automatic test pattern generation (ATPG) algorithm is operative to design and test an integrated circuit design. The processing circuitry is configured to reduce layout area used during scan insertion, and is operative to: a) identify logic registers of a proposed integrated circuit design that are stitched as a shift register; b) use the ATPG algorithm to transform identified logical registers into scan equivalent logical registers; c) stitch scan equivalent logical registers in an order in which the scan equivalent logical registers were stitched; d) identify stitched scan equivalent logical registers having a same net on both an SI port and a D port; and e) replace the stitched scan equivalent logical registers having the same net on both the SI port and D port. A method is also provided for reducing layout area during test insertion when using an ATPG program to design an integrated circuit having design-for-testability features.

Un système de synthèse de circuit mis en application par ordinateur inclut une mémoire, un algorithme automatique de la génération de carte-test (ATPG), et traiter des circuits. La mémoire est configurée pour fournir une base de données, et est opérative pour stocker un netlist comprenant des filets d'un circuit intégré sous la conception. L'algorithme automatique de la génération de carte-test (ATPG) est opératif pour concevoir et examiner une conception de circuit intégré. Les circuits de traitement sont configurés pour réduire le secteur de disposition utilisé pendant l'insertion de balayage, et sont opératifs : a) identifient les registres de logique d'une conception proposée de circuit intégré qui sont piqués comme registre à décalage ; b) emploient l'algorithme d'ATPG pour transformer les registres logiques identifiés en registres logiques équivalents de balayage ; c) registres logiques équivalents de balayage de point dans un ordre dans lequel les registres logiques équivalents de balayage ont été piqués ; d) identifient les registres logiques équivalents piqués de balayage ayant un même filet sur un port de SI et un port de D ; et e) remplacent les registres logiques équivalents piqués de balayage ayant le même filet sur le port de SI et le port de D. Une méthode est également donnée pour réduire le secteur de disposition pendant l'insertion d'essai en utilisant un programme d'ATPG pour concevoir un circuit intégré ayant concevoir-pour-testability des dispositifs.