An arrangement controls an IC designed with multiple "TLM'ed core" circuits, such as multiple CPUs, with each core circuit including its own TAP controller and with multiple TAP controllers enabled a time. For applications typically requiring that control be transferred between such TAP controllers of various core circuits, one embodiment of the present invention expands a multiple "TLM'ed core" circuit design without changing the IEEE JTAG specification and without requiring more scan chains per TAP'ed core. One particular example embodiment includes each of the design's multiple cores including multiple test-access port (TAP) controllers, and including an internal TLM having a TLM register adapted to store a decodable instruction and a supplemental storage circuit adapted to store a coded signal. Also in the design, a chip-level TLM communicates with a common IEEE JTAG interface and with each of the multiple cores via the TLM register and the supplemental storage circuit. The chip-level TLM and the multiple cores signal use the supplemental storage circuit to indicate when instructions are to be transferred from a TLM'ed core to the chip-level TLM.

Un arreglo controla un IC diseñado con "los circuitos múltiples de la base de TLM'ed", tales como CPUs múltiple, con cada circuito de la base incluyendo su propio regulador del GOLPECITO y con los reguladores múltiples del GOLPECITO permitidos una época. Para los usos que requieren típicamente que el control esté transferido entre tales reguladores del GOLPECITO de los varios circuitos de la base, una encarnación de la actual invención amplía "un diseño de circuito múltiple de la base de TLM'ed" sin cambiar la especificación de IEEE JTAG y sin requerir más cadenas de la exploración por la base de TAP'ed. Una encarnación particular del ejemplo incluye cada uno de los corazones múltiples del diseño incluyendo reguladores múltiples del puerto del prueba-acceso (GOLPECITO), e incluir un TLM interno que hace un registro de TLM adaptar para almacenar una instrucción decodable y un circuito suplemental del almacenaje adaptados para almacenar una señal cifrada. También en el diseño, un viruta-nivel TLM se comunica con un interfaz común de IEEE JTAG y con cada uno de los corazones múltiples vía el registro de TLM y el circuito suplemental del almacenaje. El viruta-nivel TLM y los corazones múltiples señalan uso el circuito suplemental del almacenaje de indicar cuando las instrucciones deben ser transferidas de una base de TLM'ed al viruta-nivel TLM.

 
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