When a tuning mode signal VTUNE is activated, control clock signal TCLK is output, and counter counts up tuning signals TSIG1 to TSIG4. Tuning circuits render conductive the terminals of respective transistors, and reference potential Vref lowers in accordance with the reduction in the resistance value. When reference potential Vref attains equal to the external reference potential Ext.Vref, differential amplifier circuit stops output of the control clock signal TCLK In accordance with the plurality of the determined tuning signals TSIG1 to TSIG4, fuse elements inside the tuning circuits are programmed.

Wanneer een stemmend wijzesignaal VTUNE wordt geactiveerd, is het signaal TCLK van de controleklok output, en de teller telt omhoog stemmende signalen TSIG1 aan TSIG4. De stemmende kringen maken de terminals van respectieve transistors, en verwijzing geleidend potentiële Vref overeenkomstig de vermindering van de weerstandswaarde vermindert. Wanneer de verwijzing potentiële Vref gelijke aan de externe verwijzing potentieel Ext. Vref bereikt, is de differentiële de eindenoutput van de versterkerkring van het signaal TCLK van de controleklok overeenkomstig de meerderheid van de bepaalde stemmende signalen TSIG1 aan TSIG4, zekeringselementen binnen de stemmende kringen geprogrammeerd.