A method is provided for producing a synthesizable RT-Level specification, having a testability enhancement from a starting RT-Level specification representative of a circuit to be designed, for input to a synthesis tool to generate a gate-level circuit. The method includes the steps of performing a testability analysis on a Directed Acyclic Graph by computing and propagating Testability Measures forward and backward through VHDL statements, identifying the bits of each signal and/or variable, and adding test point statements into the specification at the RT-Level to improve testability of the circuit to be designed. The computation of Controllability and Observability method is purely functional, and does not subsume the knowledge of a gate-level implementation of the circuit being analyzed.

Une méthode est donnée pour produire des spécifications synthesizable de Droite-Niveau, ayant un perfectionnement de testability à partir d'un représentant commençant de spécifications de Droite-Niveau d'un circuit à concevoir, pour l'entrée à un outil de synthèse pour produire d'un circuit de porte-niveau. La méthode inclut les étapes d'exécuter une analyse de testability sur un graphique acyclique dirigé en calculant et en propageant des mesures de Testability en avant et vers l'arrière par des rapports de VHDL, identifiant le peu de chaque signal et/ou variable, et ajoutant des rapports de point test de mesure dans les spécifications au Droite-Niveau pour améliorer le testability du circuit à concevoir. Le calcul de la méthode de contrôlabilité et d'observabilité est purement fonctionnel, et n'englobe pas la connaissance d'une exécution de porte-niveau du circuit étant analysé.