A semiconductor memory device according to the present invention includes a burst counter for sequentially automatically generating an address of a predetermined bit number in synchronism with a clock on the basis of a predetermined sequence in the subsequent operation cycle in accordance with the inputted initial address, and a plurality of memory cell sub-arrays which is formed by dividing a memory cell array. The semiconductor memory device further comprises a plurality of block decoder selection-time adjusting circuits for sequentially outputting a first block selecting signal, which is the base of a signal for selecting each of the memory cell sub-arrays, as a second block selecting signal at a timing corresponding to a read latency and for outputting the first block selecting signal as a third block selecting signal which has a length corresponding to the read latency.

Μια συσκευή μνήμης ημιαγωγών σύμφωνα με την παρούσα εφεύρεση περιλαμβάνει έναν μετρητή έκρηξης για διαδοχικά αυτόματα να παραγάγει μια διεύθυνση ενός προκαθορισμένου αριθμού κομματιών στο συγχρονισμό με ένα ρολόι βάσει μιας προκαθορισμένης ακολουθίας στον επόμενο κύκλο λειτουργίας σύμφωνα με την εισαγμένη αρχική διεύθυνση, και μια πολλαπλότητα των υπο--σειρών κυττάρων μνήμης που διαμορφώνεται με τη διαίρεση μιας σειράς κυττάρων μνήμης. Η συσκευή μνήμης ημιαγωγών περιλαμβάνει περαιτέρω μια πολλαπλότητα των κυκλωμάτων επιλογή-χρονικής ρύθμισης αποκωδικοποιητών φραγμών για διαδοχικά ένας πρώτος φραγμός που επιλέγει το σήμα, το οποίο είναι η βάση ενός σήματος για την επιλογή κάθε μιας από τις υπο--σειρές κυττάρων μνήμης, ως δεύτερο φραγμό που επιλέγει το σήμα σε έναν συγχρονισμό που αντιστοιχεί σε μια διαβασμένη λανθάνουσα κατάσταση και για ο πρώτος φραγμός που επιλέγει το σήμα ως τρίτο φραγμό που επιλέγει το σήμα που έχει ένα μήκος που αντιστοιχεί στη διαβασμένη λανθάνουσα κατάσταση.