In a preferred embodiment, the invention uses an 8-to-1 data serialization
circuit in the transmitter to convert 80-bit parallel 200 MHz data to
10-bit parallel 1.6 Mb/s date. On the receiver side, data are captured
using a forwarded clock and de-serialized. A single global DLL generates
16 master phases without reference to the word boundaries of data being
transmitted. These 16 unreferenced phases are input to a phase rotator
that, via a series of calibration steps, maps the unreferenced phases into
named phases, and in doing so references the phases to the word boundary
of the data being transmitted over the slowest data line of the parallel
channel. The named phases are then input to a data interpolator in each
receiver, which generates 16 local phases. The 16 local phases correspond
to the data-bit centers and data-bit edges for each of the 8 bits
transferred per major channel clock period. In a bit-centering calibration
step, a training pattern is evaluated by each receiver and each data
interpolator dynamically adjusts a delay applied to the 16 local phases to
establish the local center-data phases in the center of the bits received
by the corresponding receiver. In an additional calibration step, on a
per-wire basis, 8 contiguous bits are selected as the data outputs from a
10-bit window. The local center-data phases are used to serialize and
de-serialize the channel data for the receiver. The present invention
optimizes clock timing for each channel bit, thus providing the benefits
of a dedicated DLL per channel bit, without the associated cost.
In einer bevorzugten Verkörperung benutzt die Erfindung einen Veröffentlichungstromkreis der Daten 8-to-1 im Übermittler, um Ähnlichkeit 80-bit 200 MHZ Daten in 10-bit Ähnlichkeit 1.6 Mb/s Datum umzuwandeln. Auf der Empfängerseite werden Daten mit einem nachgeschickten Taktgeber gefangengenommen und De-de-serialized. Ein einzelnes globales DLL erzeugt 16 Vorlagenphasen ohne Hinweis auf den Wortgrenzen der Daten, die übertragen werden. Diese 16 unreferenced Phasen werden eingegeben zu einem Phase Rotator, der, über eine Reihe der Kalibrierung tritt, abbildet unreferenced Phasen in genannte Phasen und im Tun also, beziehen die Phasen zur Wortgrenze der Daten, die über die langsamste Datenleitung der parallelen Führung übertragen wurden. Die genannten Phasen werden dann zu einem Dateninterpolator in jedem Empfänger eingegeben, der 16 lokale Phasen erzeugt. Die 16 lokalen Phasen entsprechen den Daten-Spitze Mitten und den Daten-Spitze Rändern für jedes der 8 Bits, die pro Hauptführung Taktabstand gebracht werden. In einem Spitze-zentrierenden Kalibrierung Schritt wird ein Training Muster durch jeden Empfänger ausgewertet und jeder Dateninterpolator justiert dynamisch verzögert angewandt zu den 16 lokalen Phasen, um die lokalen Mitte-Daten Phasen in der Mitte der Spitzen herzustellen, die durch den entsprechenden Empfänger empfangen werden. In einem zusätzlichen Kalibrierung Schritt auf einer Proleitung Grundlage, werden 8 angrenzende Bits als die Datenausgänge von einem Fenster 10-bit vorgewählt. Die lokalen Mitte-Daten Phasen werden serialize und De-de-serialize die Führung Daten für den Empfänger verwendet. Die anwesende Erfindung optimiert Taktgeber-TIMING für jede Führung Spitze und so stellt den Nutzen eines engagierten DLL pro Führung Spitze, ohne die verbundenen Kosten zur Verfügung.