A memory controller circuit arrangement and method utilize a tuning circuit that controls the timing of memory control operations via one or more programmable delay counters. Each counter is programmed to cycle a selected number of clock cycles to delay performance of a memory control operation to meet a predetermined timing parameter for a memory storage device coupled to the controller. Through the use of programmable delay counters, a variety of memory storage devices having varying timing parameters may be supported by the same memory controller design. Moreover, the use of programmable delay counters permit a single path of execution in a memory controller state machine to support any number of timing parameter variations for a particular timing characteristic, as well as multiple timing characteristics.

Расположение и метод цепи регулятора памяти используют настраивая цепь контролирует время деятельностей управлением памяти через one or more programmable задерживает счетчики. Каждый счетчик запрограммирован для того чтобы задействовать выбранный количество такта к задерживает проведение деятельности управлением памяти для того чтобы встретить предопределенный приурочивая параметр для запоминающего устройства памяти соединенного к регулятору. Через пользу programmable задерживает счетчики, разнообразие запоминающих устройств памяти имея меняя параметры времени смогите быть поддержано такой же конструкцией регулятора памяти. Сверх того, польза programmable задерживает разрешение счетчиков одиночный курс исполнения в машине положения регулятора памяти поддержать любой число изменений параметра времени для определенной характеристики времени, также,как множественные характеристики времени.

 
Web www.patentalert.com

< (none)

< Remote reboot of hung systems in a data processing system

> Reuse of immutable objects during object creation

> (none)

~ 00042